Alu De 1 Bit 73p2e

Universidad Nacional del Callao Escuela de Post Grado Maestría en Ingeniería de Sistemas

[ARQUITECTURA DE COMPUTADORES ] UNIDAD 3 : El nivel de Lógica Digital Febrero 2008

Ing. Jorge Irey

Transistor Inversor

Compuerta NAND

Compuerta NOR

Compuertas Básicas

Función “mayoría de 3 variables”

Equivalencias

NOT

AND

OR

Funciones equivalentes

Identidades del Algebra Booleana

Símbolos alternativos

NAND

AND

NOR

OR

Función XOR : circuitos equivalentes

Características eléctricas de un dispositivo

Circuitos Integrados

Circuitos Combinacionales

 Multiplexores Decodificadores Comparadores Arreglos Lógicos Programables

Circuito Multiplexor de 8 entradas

Circuito Multiplexor

Circuito Decodificador de 3 a 8

Circuito Decodificador de 3 a 8  EJEMPLO 0-8191

Memoria 8K

8192-16383

Memoria 8K Memoria 8K Memoria 8K Memoria 8K Memoria 8K Memoria 8K

Definen a que chip se debe referenciar Son los 3 bits de la izquierda en cada dirección En total Hay 216 posiciones de memoria Memoria 8K Pero en cada chip hay 213 direcciones

Circuito Comparador 4 bits

PLA de 12 entradas/6 salidas

Circuitos Aritméticos

 Desplazadores Sumadores Unidades Aritmético Lógico

Desplazador a la izq./der. 1 bit

Circuito de un medio sumador

Circuito de un sumador completo

ALU de 1 bit

ALU de 1 bit

• • • •

A AND B  F0 = 0 ; F1 = 0 A OR B  F0 = 0 ; F1 = 1 -B  F0 = 1 ; F1 = 0 A + B ( suma aritmética )  F0 = 1 ; F1 =1

• En condiciones normales: – ENA = 1 – ENB = 1 – INVA = 0

ALU de 1 bit : A AND B  F0 = 0 ; F1 =0 0 0 1

0

0 0

0 0

0 1

1

0 0

1 1 0 0 1 0 0

1 0 0 0

0

0

ALU de 1 bit : A OR B  F0 = 0 ; F1 = 1 0 0 1

0

0

0

0

0

0 1

1

0 1

0

0

0 1 1 0 0 0 1

0 1 0 0

ALU de 1 bit : -B  F0 = 1 ; F1 = 0

0 0 1

1 1 0

0 1

0

1 0

1 0 0 1 1 1 0

0 0 1 0

1

ALU de 1 bit : A + B  F0 = 1 ; F1 = 1

0 1 1

0 0

1 1 1

1 1

0

0

0

1 1

0 0 0 1 0 1

0 0

1

0

0 1

1 1

0

ALU de 8 bits

Circuitos Secuenciales Problema con los circuitos combinacionales : no manejan el concepto de almacenamiento. Circuito secuencial : la salida está en función de la entrada actual y de la entrada previa  la salida depende de entradas anteriores. Concepto de “almacenamiento”  flip-flop

Conceptos básicos: Relojes

Conceptos básicos: Relojes …

• Edge-triggered  cambia el estado cuando la señal del reloj está de subida o de bajada (Rising edge o falling edge ) • Level-triggered  cambia el estado cuando la señal del reloj es alta o baja.

MEMORIA

Consideraciones …

• Mucha gente usa los términos LATCH y FLIP-FLOP de forma intercambiable. • Técnicamente un LATCH es un circuito “level-triggered” (por nivel) y un FLIPFLOP es un circuito “edge-triggered” (por flanco) • Tanenbaum  diferencia LATCH de FLIPFLOP • Null  emplea el término de FLIP-FLOP

LATCH Tabla de Verdad: NOR

Latch NOR en estado 0 Tambien llamado LATCH SR

Latch NOR en estado 1

LATCH SR SET establece el LATCH ( lo pone en 1 ) 0

1 0 1

REset borra el LATCH ( lo pone en 0 )

0

• Si S=0, R=0 y Q=0  -Q es 1 • Si S=0, R=0 y Q=1  -Q es 0

0

LATCH SR con reloj

Si el clock = 0 el LATCH no cambia de estado SI el clock = 1, el LATCH es sensible a S y R

LATCH D con reloj

Es una verdadera memoria de 1 bit

FLIP - FLOP La transición de estado ocurre en el flanco ascendente del reloj (de 0 a 1 ) o en el flanco descendente (de 1 a 0 ) Un FLIP-FLOP  se dispara por flanco UN LATCH  se dispara por nivel Tiene un retraso de propagación

FLIP-FLOP D (Data)

Es una representación verdadera de la memoria física de un computador Este circuito almacena 1 bit de información

Símbolos estándar para Latches y FlipFlops

Registros

Organización de la Memoria 3 bits

Leer: CS = 1 RD = 1 Escribir: CS = 1 RD = 0

Chip Select ReaD Output Enable

4 palabras

Chips de Memoria

Chips de U y Buses

Chips de U

Ancho de Bus

Temporización del Bus

• Bus Síncrono • Todas las actividades del Bus tardan un número entero de ciclos ( ciclo del Bus) • SI el bus tiene diversos dispositivos, el bus se ajusta al más lento, por lo cual, los dispostivos rápidos no aprovechan el potencial

• Bus Asíncrono : no tiene reloj maestro • Tiene más ventajas, PERO, la mayoría de buses son síncronos

Arbitraje del Bus

• Arbitraje CENTRALIZADO

• Arbitraje DESCENTRALIZADO