Caracteristicas De Las Compuertas Ttl Y Cmos 4ys6b

EXPERIENCIA 1 Estudio de las caracter´ısticas el´ectricas de las compuertas TTL y CMOS

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Objetivos Familiarizar al alumno con las capacidades del simulador SPICE en el an´alisis de compuertas y circuitos digitales. Familiarizar al alumno con los detalles del comportamiento y capacidades el´ectricas de los integrados TTL y CMOS.

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Problemas a resolver 1. Determinar las caracter´ısticas de voltaje de salida y de corriente de entrada versus voltaje de entrada de una compuerta NAND TTL est´andar, para diversas temperaturas de operaci´on. 2. Analizar la respuesta transitoria para una conexi´on en cascada de dos compuertas NAND TTL, especificando, a partir de los gr´aficos, el retardo de propagaci´on para ambos niveles l´ogicos y el tama˜no y duraci´on de los impulsos de corriente que entrega la fuente de poder, al momento del cambio en los niveles l´ogicos. 3. Determinar la caracter´ıstica de voltaje de salida y de corriente consumida versus voltaje de entrada para un inversor CMOS. 4. Determinar la respuesta transitoria de un circuito de dos inversores CMOS conectados en serie.

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Desarrollo de la Experiencia Primera Etapa: analizar las caracter´ısticas solicitadas utilizando SPICE y entregar los resultados y gr´aficos en el preinforme. Incluir en el preinforme los circuitos y los procedimientos que usted utilizar´a para efectuar las mediciones en el laboratorio. Segunda Etapa: efectuar las mediciones en el laboratorio (s´olo lo que corresponde a TTL). El informe debe inclu´ır el resultado de las mediciones y las comparaciones con los resultados obtenidos por simulaci´on

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3.1

Primera Etapa

3.1.1 Caracter´ısticas de voltaje de salida y corriente de entrada (TTL) Puesto que todos los integrados TTL Totem-Pole output tienen caracter´ısticas id´enticas, o muy similares, tanto de salida como de entrada, el an´alisis de una compuerta NAND de dos entradas es representativo para toda la familia. Para la simulaci´on utilizando SPICE, es necesario implemetar el circuito de la compuerta NAND que se muestra en la figura 1. Puede utilizar cualquier simulador derivado de SPICE, ya sea con entrada gr´afica o a trav´es de archivo de texto. Para una mayor representatividad de las condiciones reales de operaci´on, la salida de la compuerta a analizar, deber´a conectarse a la entrada de una compuerta similar, tal como se muestra en la figura 2. Vcc = +5 V

8

A

10

Q1

2 Q4 3

6

R4 = 130 Ω

Q2

7 5

B 9

1

R2 = 1.6 kΩ

R 1 = 4 kΩ

Vo

4 Q3

R3 = 1 kΩ

0 (a) Compuerta NAND TTL de dos entradas

Q 1a

Q1

Q 1b (b) Transistor bipolar multi-emisor y su representación equivalente para SPICE

Figura 1: Circuito correspondiente a una compuerta NAND TTL de dos entradas. Para facilitar la labor de correcci´on de los ayudantes, utilice la misma numeraci´on de nodos de los diagramas de la figura 1 y 2.

entre Una vez implementado el circuito en SPICE, realice un an´alisis DC, variando el voltaje 0 y 2.5 volts con pasos de 20 mV., para una temperatura de operaci´on de C. Repita el mismo an´alisis dos veces m´as para las mismas condiciones de voltaje de entrada, pero para temperaturas de C y de C. Haga un gr´ afico con los resultados obtenidos para el voltaje del nodo 4 versus el voltaje del nodo 10 para las tres temperaturas de operaci´on. Haga otro gr´afico con los resultados obtenidos para la corriente por la fuente versus el voltaje

2

VB = +5 V 9

II

9 4

40

10

VA

Vo

+ _

Figura 2: Conexi´on serie de las dos NAND para el an´alisis. del nodo 10. Incluya en este gr´afico los resultados para las tres temperaturas de operaci´on. En el preinforme, incluya el circuito o programa fuente SPICE, los gr´aficos resultantes y los comentarios y conclusiones relevantes que pueda deducir. 3.1.2 An´alisis de la respuesta transitoria para dos NAND TTL en cascada Para el analisis de la respuesta transitoria volveremos a utilizar el circuito de la figura 2. En este caso sin embargo, la fuente de entrada corresponder´a al pulso lineal a tramos como se muestra en la figura 3.

Volts

5.0 2.5 0 0

10

20

30

40

50 ns

60

70

80

90

100

Figura 3: Forma de onda de la se˜nal de entrada para el an´alisis transitoria de dos compuertas NAND en cascada. En este caso se debe especificar una simulaci´on .TRAN desde 0 a 100 ns en pasos de 0.5 ns. Realice una sola simulaci´on para una temperatura de operaci´on de C.

Haga un gr´afico con los resultados correspondientes al voltaje de entrada , al voltaje del nodo 4 y al voltaje del nodo 40, todos juntos, versus tiempo (entre 0 y 100 ns). Haga otro gr´afico para la corriente entregada por la fuente de poder versus tiempo. Incluya en el preinforme ambos circuitos o programas fuente SPICE y los gr´aficos resultantes. Para ambos gr´aficos, interprete y discuta los resultados y determine todos los par´ametros que pueda, 3

como por ejemplo: etc.



,



, amplitud de los pulsos de la fuente, ancho de los pulsos de corriente,

3.1.3 Caracter´ıstica de voltaje de salida y de corriente consumida (CMOS) Para la determinaci´on de las caracter´ısticas de voltaje de salida y de corriente consumida versus el voltaje de entrada, para un inversor CMOS utilizaremos el circuito de la figura 4. Al igual que en el caso de la compuerta NAND TTL, para facilitar la correcci´on de los ayudantes, en la simulaci´on SPICE utilice la misma numeraci´on de nodos que se muestra en la figura 4. VDD = +5 V 1

M2 3

2

VI

VO M1

0

Figura 4: Inversor CMOS.

Una vez implementado el circuito en SPICE, realice un an´alisis DC, variando el voltaje entre 0 y 5.0 volts en pasos de 50 mV. En el preinforme presente un gr´afico del voltaje de salida versus el voltaje de entrada . Haga otro gr´afico que muestre la corriente consumida por el circuito versus el voltaje de entrada. Discuta los resultados obtenidos. 3.1.4 An´alisis de la respuesta transitoria de dos inversores CMOS en cascada Para el an´alisis transitorio de dos inversores CMOS utilizaremos el circuito de la figura 5. Como muestra la figura la salida de cada inversor se asume cargada con un condensador de 0.1 pF que representa la capacidad asociada con las l´ıneas de interconexi´on entre las compuertas y entre la segunda compuerta y la carga. 3

VI

2

4

0.1 pF 0

VO 0.1 pF

0

0

Figura 5: Conexi´on en cascada de dos inversores CMOS para an´alisis transitorio.

La se˜nal de entrada, corresponder´a al pulso que se muestra en la figura 6. En este caso se debe especificar un an´alisis .TRAN desde 0 hasta 50 ns en pasos de 0.1 ns. Tanto el flanco de subida como el de bajada tienen una duraci´on de 0.1 ns. Haga un gr´afico con los resultados correspondientes al voltaje de salida de la primera compuerta (nodo 2), y al de salida del circuito (nodo 4). Haga otro gr´afico con la potencia instant´anea disipada por cada una de las compuertas. Para ambos gr´aficos, interprete y discuta los resultados y determine todos los par´ametros que pueda, al igual que con las compuertas NAND TTL. 4

5.0 V

0.0 V 0ns

10ns

20ns

30ns

40ns

50ns

Figura 6: Pulso de entrada para el an´alisis transiente de dos inversores CMOS en cascada.

3.2

Segunda Etapa e Informe Final (S´olo TTL)

Para desarrollar la segunda etapa, que consiste en medir las carcter´ısticas y se˜nales simuladas en la primera etapa, es necesario dise˜nar los circuitos y desarrollar los protocolos de medici´on. Este trabajo debe ser incluido en el preinforme. Considere que no es posible controlar distintas temperaturas de operaci´on sin grandes dificultades. Por este motivo, debe limitarse s´olo a realizar mediciones a la temperatura ambiente del laboratorio. El informe final debe contener los circuitos y/o programas utilizados, los resultados gr´aficos y los par´ametros que usted determin´o en base a las simulaciones as´ı como los nuevos resultados gr´aficos y par´ametros obtenidos en las mediciones del laboratorio. Incluya una discusi´on clara de los resultados y de las comparaciones entre las simulaciones y mediciones.

3.3

Ap´endice

3.3.1 Subcircuito de una compuerta NAND para SPICE .subckt NAND 10 9 4 1 * conexiones | | | | * entrada A | | | * entrada B | | * salida | * Vcc * q1a 7 8 10 npn_transistor q1b 7 8 9 npn_transistor q2 6 7 5 npn_transistor q3 4 5 0 npn_transistor q4 2 6 3 npn_transistor qD1 3 3 4 npn_transistor R1 1 8 4k rmod r2 1 6 1.6k rmod r3 5 0 1k rmod r4 1 2 130 rmod * Modelo para los transistores BJT .model npn_transistor npn Is=1.81e-15 bf=50 br=0.02 va=100 + tf=0.1ns cje=1pF cjc=1.5pF. * Modelo para las resistencias .model rmod r tc1 0.0012. 5

.ends NAND 3.3.2 Descripci´on SPICE de nivel 3 para un transistor NMOS y PMOS * Modelo para transistores de 3um (level 3) .MODEL MN nmos level=3 vto=.7 kp=4.e-05 gamma 1.1 phi=.6 + lambda=.01 rd=40 rs=40 pb=.7 cgso=3.e-10 cgdo=3.e-10 + cgbo=5.e-10 rsh=25 cj=.00044 mj=.5 cjsw=4.e-10 mjsw=.3 + js=1.e-05 tox=5.e-08 nsub=1.7e+16 nss=0 nfs=0 tpg=1 xj=6.e-07 + ld=3.5e-07 uo=775 vmax=100000 theta=.11 eta=.05 kappa=1 .MODEL MP pmos level=3 vt0=-.8 kp=1.2e-05 gamma=.6 phi=.6 + lambda=.03 rd=100 rs=100 pb=.6 cgso=2.5e-10 cgdo=2.5e-10 + cgbo=5.e-10 rsh=80 cj=.00015 mj=.6 cjsw=4.e-10 mjsw=.6 + js=1.e-05 tox=5.e-08 nsub=5.e+15 nss=0 nfs=0 tpg=1 xj=5.e-07 + ld=2.5e-07 uo=250 vmax=70000 theta=.13 eta=.3 kappa=1 Ejemplo de como se incluye un NMOS en un circuito: M1 2 3 0 0 MN L=3um W=3um 3.3.3 Especificaci´on SPICE para el an´alisis DC de la secci´on 3.1.1 .DC VA 0V 2.5V 20mV 3.3.4 Especificaci´on SPICE para el an´alisis de la secci´on 3.1.2 Definici´on del pulso de la figura 3: VA 10 0 PWL( 0,0V 10ns,0V 20ns,5V 50ns,5V 60ns,0V 100ns,0V ) Especificaci´on para el an´alisis transitorio: .TRAN 0.5ns 100ns 0s 0.5ns

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Bibliograf´ıa The TTL Databook, Texas Instrument. TTL Databook, National Semiconductors. Motorola TTL Data Book. Motorola CMOS Data Book. Cualquier manual de SPICE.

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